本报讯 日前，Silicon Labs（亦称“芯科科技”）扩展了Si539x抖动衰减器系列产品，其新器件型号具有完全集成的参考时钟，增强了系统可靠性和性能，同时简化了高速网络设计中的PCB布局布线。新型Si539x抖动衰减器设计旨在满足100/200/400/600/800G设计中苛刻的参考时钟要求，为最先进的以太网交换机SoC、PHY、FPGA和ASIC中56G PAM-4 SerDes所需的严格抖动要求提供超过40％的余量，同时也为新兴的112G SerDes设计提供符合未来需求的解决方案。

Silicon Labs时钟产品总经理James Wilson表示： “网络设备供应商正在竞相开发能够处理5G无线流量的更高速、更高容量的设备。这种转变推动了对前传/回传（fronthaul/backhaul）、城域/核心以及数据中心应用中对更高性能时钟解决方案的需求。通过在Silicon Labs最新的Si539x抖动衰减器中集成参考时钟，助力整个行业更加轻松的迁移到更高端口数量。”

新型Si539x抖动衰减器集成了一个高度可靠的晶体，该晶体已在全温度范围内进行了全面测试，并针对活性下降（activity dip）进行了预筛选。Si539x器件已经完全通过各种可靠性测试，包括冲击、振动、温度循环和晶体老化。规格严谨的晶体和创新的器件结构降低了晶体对系统风扇引起的温度变化的敏感度。Si539x器件可在多达12个差分时钟输出上产生100 Hz至1028 MHz频率的任意组合。